一种低功耗系统芯片的可测试性设计方案

doi:10.3969/j.issn.1000-3428.2014.03.065

计算机工程

一种低功耗系统芯片的可测试性设计方案

徐太龙¹，鲁世斌^1,2，代广珍¹，孟坚¹，陈军宁¹

(1. 安徽大学电子信息工程学院安徽省集成电路设计实验室，合肥 230601； 2. 合肥师范学院电子信息工程学院，合肥 230601)

收稿日期:2013-01-28 出版日期:2014-03-15 发布日期:2014-03-13
作者简介:徐太龙(1982－)，男，讲师、博士，主研方向：信号处理，超大规模集成电路设计；鲁世斌、代广珍，讲师、硕士；孟坚，副教授、博士；陈军宁，教授、博士。
基金资助:
安徽大学青年科学研究基金资助项目(KJQN1011)；安徽大学青年骨干教师培养基金资助项目(33010224)；安徽省高校优秀青年人才基金资助项目(2012SQRL013ZD)；安徽省高等学校省级自然科学研究基金资助项目(KJ2012B143)。

A Testability Design Scheme for Low Power Consumption System-on-Chip

XU Tai-long ¹, LU Shi-bin ^1,2, DAI Guang-zhen¹, MENG Jian ¹, CHEN Jun-ning ¹

(1. Anhui Provincial IC Design Laboratory, School of Electronics and Information Engineering, Anhui University, Hefei 230601, China; 2. School of Electronic and Information Engineering, Hefei Normal University, Hefei 230601, China)

Received:2013-01-28 Online:2014-03-15 Published:2014-03-13

摘要/Abstract

摘要： 低功耗技术，如多电源多电压和电源关断等的应用，给现代超大规模系统芯片可测试性设计带来诸多问题。为此，采用工业界认可的电子设计自动化工具和常用的测试方法，构建实现可测试性设计的高效平台。基于该平台，提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明，该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计，并成功地在自动测试仪上完成各种测试，组合逻辑和时序逻辑的扫描链测试覆盖率为98.2%。

关键词: 可测试性设计, 低功耗, 系统芯片, 内建自测试, 电源关断, 多电源多电压, 扫描链

Abstract: The low power design technologies such as Multi-supply Multi-voltage(MSMV) and Power Shut-off(PSO), present many challenges for the testability design of modern very large scale integration System-on-chip(SoC). Based on the efficient implementation platform constructed by using the industrial electronic design automation tools and the widely used testability methods, a testability design scheme that includes the scan chain, memory built-in-self-test and boundary scan is proposed. Experimental results show that the scheme can efficiently, conveniently and accurately complete the testability design of low power consumption SoC, and works correctly in automation test equipment. The test coverage of combinational and sequential logic scan chains is 98.2%.

Key words: testability design, low power consumption, System-on-chip(SoC), built-in-self-test, Power Shut-off(PSO), Multi-supply Multi-voltage(MSMV), scan chain

中图分类号:

TN47

徐太龙，鲁世斌，代广珍，孟坚，陈军宁. 一种低功耗系统芯片的可测试性设计方案[J]. 计算机工程, doi: 10.3969/j.issn.1000-3428.2014.03.065.

XU Tai-long, LU Shi-bin, DAI Guang-zhen, MENG Jian, CHEN Jun-ning. A Testability Design Scheme for Low Power Consumption System-on-Chip[J]. Computer Engineering, doi: 10.3969/j.issn.1000-3428.2014.03.065.

http://www.ecice06.com/CN/Y2014/V40/I3/306

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