%0 Journal Article %A 刘垚 %T 一种时序优化的通用FPGA装箱算法 %D 2012 %R 10.3969/j.issn.1000-3428.2012.02.082 %J 计算机工程 %P 245-247 %V 38 %N 2 %X 提出一种时序优化的通用FPGA装箱算法。将配置电路与用户电路转化为有向图,解决子图同构问题。将线网延时作为变量,定义关键度,以此为代价函数进行装箱,达到优化时序的目的。在VPR平台上进行实验,结果表明,该算法的时序性能较优,并可应用于不同的可配置逻辑块结构中。 %U http://www.ecice06.com/CN/10.3969/j.issn.1000-3428.2012.02.082