作者投稿和查稿 主编审稿 专家审稿 编委审稿 远程编辑

计算机工程 ›› 2012, Vol. 38 ›› Issue (11): 208-210. doi: 10.3969/j.issn.1000-3428.2012.11.064

• 工程应用技术与实现 • 上一篇    下一篇

基于FPGA的可重构JH算法设计与实现

周 权a,王 奕a,b,李仁发a,b   

  1. (湖南大学 a. 嵌入式系统及网络实验室;b. 网络与信息安全湖南省重点实验室,长沙 410082)
  • 收稿日期:2011-07-07 出版日期:2012-06-05 发布日期:2012-06-05
  • 作者简介:周 权(1987-),男,硕士研究生,主研方向:嵌入式系统;王 奕,讲师;李仁发,教授
  • 基金资助:
    国家自然科学基金资助项目(60873074, 60673061);;长沙市科技计划基金资助项目(K1003028-11)

Design and Implementation of Reconfigurable JH Algorithm Based on Field Programmable Gate Array

ZHOU Quan   a, WANG Yi   a,b, LI Ren-fa   a,b   

  1. (a. Embedded Systems & Networking b. Hunan Province Key Laboratory of Network and Information Security, Hunan University, Changsha 410082, China)
  • Received:2011-07-07 Online:2012-06-05 Published:2012-06-05

摘要: 针对现有可重构JH算法硬件实现方案吞吐量较低的问题,利用查找表方法对S盒进行优化,使改进的JH算法在现场可编程门阵列上实现时具有速度快和面积小的特点,在此基础上提出一种可重构方案。实验结果证明,该方案最高时钟频率可达322.81 MHz,占用 1 405 slices,具有资源占用少、性能参数较好、功耗较低等特点。

关键词: JH算法, 安全哈希算法, 现场可编程门阵列, 可重构算法

Abstract: The throughput of the existing implementation of the reconfigurable JH algorithm is relatively small, thus, this paper optimizes the S-box and proposes a new reconfigurable JH hardware implementation. Experimental results show that the proposed design achieves 322.81 MHz clock frequency using 1 405 slices, which has the advantages of less hardware resources, better performance, and lower power consumption than the existing designs.

Key words: JH algorithm, Secure Hash Algorithm(SHA), Field Programmable Gate Array(FPGA), reconfigurable algorithm

中图分类号: