定时系统的VHDL设计

›› 2002, Vol. 28 ›› Issue (12): 232-234.

定时系统的VHDL设计

何广军,戴庆元

上海交通大学微电子技术研究所,上海交通大学微电子技术研究所上海 200052

发布日期:2002-12-25

Design of Timing System Using VHDL

HE Guangjun，DAI Qing yuan

(Institute of Microeletrnic Technology,Shanghai Jiaotong University,Shanghai 200052)

Published:2002-12-25

摘要/Abstract

摘要： 用VHDL硬件描述语言设计定时系统，定时采用时钟控制，并用Mealy有限状态机表示定时器的状态，并考虑了控制器的微程序设计实现，然后用VHDL进行了描述，并给出了主要部分的模拟结果。

关键词: 有限状态机, VHDL硬件描述语言, 微程序设计

Abstract: A timin system is described using VHDL in this article,the time to be delayed can be controlled by adjusting the frequenct of the clock,which can also be done by setting the frequency divider.FSM of Meally is adapoted to set the state of the timing system,and the mothod of microprogramming is described.At the end of the article,the flow chart is given and simulation result is attached.

中图分类号:

TN702

何广军,戴庆元. 定时系统的VHDL设计[J]. , 2002, 28(12): 232-234.

HE Guangjun，DAI Qing yuan. Design of Timing System Using VHDL[J]. , 2002, 28(12): 232-234.

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