Abstract:
This paper discusses and compares different algorithms for multiplication.Then,a 32-bit parallel multiplier,which adoptes tree structure and modularization,is designed and implemented using FPGA.
摘要： 首先分析比较了几种典型的乘法器实现结构,然后采用树型组合方式,对其结构进行了优化,最后在FPGA上设计并实现了一个高性能的32位并行乘法器。
关键词:
乘法器,
现场可编程逻辑门阵列,
硬件描述语言,
Booth算法
CLC Number:
JIANG Yong,LUO Yuping,MA Yan,YE Xin. Design and Implementation of 32-bit Parallel Multiplier Using FPGA[J]. , 2005, 31(23): 232-234.
蒋勇;罗玉平;马晏;叶新;. 基于FPGA的32位并行乘法器的设计与实现[J]. , 2005, 31(23): 232-234.